数字逻辑实验报告
数字逻辑实验报告（一）
数字逻辑实验1
1.一系列二进制加法器的设计 50%
2、小型实验室门禁系统设计 50%
总体结果
点评：（包括：预览报告内容、实验过程、实验结果及分析）
老师签名
姓名：xxx
学生卡：
类别：物联网 1601
指导老师：xxx
计算机科学与技术学院
2018 年 6 月 5 日
数字逻辑实验室报告
串行二进制加法器设计报告
1.一系列二进制加法器的设计
1.实验名称
串行二进制加法器设计。
2、实验目的
要求学生使用传统的电路设计方法设计五种二进制加法器，并使用工具软件，例如“”软件的虚拟仿真功能来检查电路设计是否满足要求。
通过上述实验的设计、仿真、验证三个训练过程，使学生掌握传统逻辑电路的设计、仿真、调试方法。
3、实验所用设备
.7.1 一套软件。
4.实验内容
对设计的5种二进制加法器，利用软件对其进行了虚拟实验仿真。 除逻辑门和触发器外，软件提供的逻辑库组件不能直接使用。 详情如下。
(1) 一位二进制半加器
设计一个一位二进制半加器，该电路有两个输入A、B，两个输出S和C。输入A和B分别是被加数和加数，输出S和C是基本和和进位地位高。
(2) 一位二进制全加器
设计一个一位二进制全加器，电路有三个输入A、B和Ci，两个输出S和Co。输入A、B和Ci分别是被加数、加数和低位进位，输出S和Co是基数和以及向高位进位。
(3) 带串行进位的四位二进制并行加法器
设计了一种串行进位的四位二进制并行加法器，与四个一位二进制全加器串联。 该电路具有九个输入A3、A2、A1、A0、B3、B2、B1、B0和C0，以及五个输出S3、S2、S1、S0和C4。 输入A=、B=、C0分别为被加数、加数、低位进位，输出S=、Co为原位、向高位进位。
(4) 进位先行的四位二进制并行加法器
利用高级进位的思想设计一个具有高级进位的四位二进制并行加法器，该电路有九个输入A3、A2、A1、A0、B3、B2、B1、B0和C0，五个输出S3、S2 、S1、S0 和 C4。 输入A=、B=、C0分别为被加数、加数、低位进位，输出S=、Co为原位、向高位进位。
(5) 将带有进位功能的四位二进制并行加法器封装成一个组件并验证其正确性
将设计的四位二进制并行加法器进行进位封装，生成“私有”库组件并验证其正确性，以供后续实验使用。 封装后的逻辑符号如图1-1所示。
S3 S2 S1 S0
C4 四位二进制并行加法器 C0
A3 A2 A1 A0 B3 B2 B1 B0
图 1-1 “专用”进位四位二进制并行加法器
5 实验方案设计
(1) 二进制半加器的设计方案
图 1-2 一位二进制半加器
(2) 二进制全加器的设计方案
图 1-3 一位二进制全加器
由真值表可得表达式为：
S=ABC+AB(-)C(-)+A(-)B(-)C+A(-)BC(-)=A⊕B⊕C
Co=A(-)BCI+ AB(-)CI+ ABC(-)i+ ABCI
(3) 串行进位四位二进制并行加法器设计方案
图 1-4 带串行进位的四位二进制并行加法器
函数表达式：(i=1,2,3,4)
Fi=AiBiC(i-1)+AiB(-)iC(-)(i-1)+A(-)iB(-)iC(i-1)+A(-)iBiC(-)(i-1) )=Ai⊕Bi⊕C(i-1)
Ci=A(-)iBiC(i-1)+ AiB(-)iC(i-1)+ AiBiC(-)(i-1)+ AiBiC(i-1)
(4)进位先行的四位二进制并行加法器设计方案
分析参考教材P186
图1-5 进位先行的四位二进制并行加法器
(5)封装带进位的四位二进制并行加法器电路
对“步骤4”中完成的电路进行封装，然后验证其设计的正确性。
图1-6 四位二进制并行加法器封装验证电路
结论：通过上述电路验证，电路设计功能正确
数字逻辑实验室报告
小型实验室门禁系统设计实验报告
2、小型实验室门禁系统设计
1.实验名称
小型实验室门禁系统设计。
2、实验目的
要求学生使用传统的电路设计方法，设计一个“设计场景”的逻辑电路，并使用工具软件，例如“”软件的虚拟仿真四位加法器逻辑图，来检查这个小型实验室门禁系统的设计是否满足要求。
通过上述实验的设计、仿真、验证三个训练过程，使学生掌握小型电路系统的设计、仿真、调试方法，以及电路模块封装的方法。
3、实验所用设备
.7.1 一套软件。
4.实验内容
设计场景：某小型保密实验室需要安装门禁系统，对实验室工作人员数量进行监控、控制和显示。 实验室只有一扇门，最多只能容纳15人。 假设员工必须刷校园卡才能进出实验室，并保证刷卡一次后只有一个人可以进出。 当实验室为空时，人数显示为0，刷卡进入时实验室人数加1，刷卡进入实验室人数减1刷卡离开。
当实验室已满，且有员工在门外刷卡进入时，门禁系统“不”动作，系统报警提示已满。
使用软件对小型电路进行虚拟实验仿真，除逻辑门、触发器、七段数码管外，不能直接使用提供的逻辑元件库。 具体要求如下。
(1)设计四位二进制可逆计数器电路并封装并验证其正确性
设计一个带D触发器的四位二进制可逆计数器并封装。 计数器有一个清零端子CLR、一个累加计数脉冲端子CPU（输入刷卡进门请求）、一个累加减计数脉冲端子CPD（输入刷卡离开请求）、四个计数输出端子，用于记录当前场内人数实验室。
将设计好的4位二进制可逆计数器封装起来，生成“私有”库组件，用于后续实验。 4位二进制可逆计数器的逻辑符号如图2-1所示。
SD SC SB SA
中央处理器
CLR 四位二进制可逆计数器
持续专业发展
图 2-1 “私有”4 位二进制可逆计数器
（2）利用实验一中封装好的“带进位的四位二进制并行加法器”，设计将实验室人数转换为代码的电路
利用封装的“带高级进位的四位二进制并行加法器”和适当的逻辑门，将二进制数表示的实验室人员数量转换成两位十进制数的代码。
(3)设计7段译码器，并用“7段数码管”显示人数的电路
设计一个7段译码器（参考书里的7448芯片），用“7段数码管”来显示两位十进制数的代码所代表的实验室人数。
7段译码器有4个输入，7个输出，分别是代码和7段数码管对应的段。
(4)设计实验室满员时门禁“不”动作，系统报警提示满员的电路
当实验室满时，累计计数脉冲端CPU输入刷卡请求，计数输出端数据保持不变，门禁“否”动作，系统报警提示已满。 当实验室为空时，逻辑上不会有刷卡请求将累计计数脉冲端子的CPD输入留在实验室内。 为了防止信号干扰，当计数输出为0时，如果CPD端有脉冲，则计数输出端的数据也应保持不变，门禁“不”动作，但不报警必需的。
(5)设计小型实验室门禁系统电路及封装并验证其正确性
设计符合要求的小型实验室门禁系统电路，并将其封装，生成小型实验室门禁系统芯片。 封装后的小型实验室门禁系统逻辑符号如图2-2所示。
十位：7段数码管
单位：7段数码管
中央处理器
CLR封装门禁系统逻辑符号报警
持续专业发展
图2-2 成套小型实验室门禁系统
5 实验方案设计
(1)设计一个四位二进制可逆计数器电路
图 2-3 四位二进制可逆计数器
激发函数表达式
CP1=CPU+CPD
CP2=CPU·Q1+CPD·Q1
CP3=CPU·Q1·Q2+CPD·Q1·Q2
CP4=CP3=CPU·Q1·Q2·Q3+CPD·Q1·Q2·Q3
Di=Qi (i=1,,2,3,4)
下一状态Qin+1=Di
（2）利用实验1中封装好的“带进位的四位二进制并行加法器”，设计将实验室人数转换为代码的电路
图2-4 1个16进制数转换为2个8421码
真值表：
输出函数表达式：
S7=S6=S5=0
S4=B3·(B2+B1)
S3=B3·B2·B1
S2=(B3+B1)·B2
S1=B1·B2·B3+B1·B3
S0=B0
(3)设计7段译码器，并用“7段数码管”显示人数的电路
(A) 设计7段解码器
图2-5 7段译码器
真值表：
输出a的表达式：a=A2·A1·A0+A3·A1·A0+A3·A2·A0
（b、c、d、e、f、g与a类似，可以通过真值表的卡诺图得到）
（B）设计一个用“7段数码管”显示人数的逻辑电路
图2-6 采用7段数码管显示实验室人数的电路
参考教材P193：
(4)设计实验室满员时门禁“不”动作，系统报警提示满员的电路
电路设计需要使用实验1中4位二进制可逆计数器封装的“私有”库组件。
图2-7 报警电路
分析：当人数为0时，即当前状态=0000时，可以通过与门输入的累计脉冲无效来实现门禁的“否”动作，如图左侧所示。数字; 当人数为15人，即=1111时，右与门输出1实现满员“报警”，同时输出与经过非门后的累加脉冲进行与运算，使它无效。
(5)设计小型实验室门禁系统电路
图2-8 门禁系统电路
6. 实验结果记录
（1）给出“私有”库组件的测试电路（封装有四位二进制可逆计数器）
图2-9 四位二进制可逆计数器测试电路
图2-10 累计脉冲测试
图2-10 累计脉冲测试
(2)给出利用实验1中封装好的“带进位的四位二进制并行加法器”设计的将实验室人数转换为代码的电路
图2-11 8421具有两个二进制数的编码测试电路
(3)给出用“7段数码管”显示人数的电路
图2-12 7段数码管测试电路
(4)给出实验室满员时门禁不动作、系统报警提示满员的电路
图2-13 报警测试电路
（5）给出“私有”库组件的测试电路（封装有小型实验室门禁系统电路）
图2-14 实验室门禁系统电路
7. 实验后的思考
（1）你认为这两个实验的难点是什么？
难点一：正确理解并行和串行加法器。 在并行加法器中，高进位不受低进位的影响，即每个进位应直接从输入导出。
难点2：设计四位二进制可逆计数器时，出现中间状态。 例如，假设当前状态为0000，在从0->1->0累加计数脉冲的过程中，0->1后会产生中间状态，只有在经过0->1后才能得到正确的下一个状态0001从 1->0 变化。
难点三：7段译码器输出端口较多，需要大量逻辑门，布线复杂。
（2）你是怎么解决的？
解决方案：
难点一：仔细分析电路，将各个进位的逻辑表达式转换成仅输入信号，根据表达式设计电路，不要直接引用低进位。
难点2：将低位D触发器的当前状态与脉冲输入相与，以控制触发器的时钟输入。 当脉冲从0->1变化时，所有触发器都没有时钟脉冲输入，从而保持当前状态不变，避免中间状态的出现。 具体如图2-3所示。
难点3：通过参考书上的真值表绘制每个输出的卡诺图，得到其逻辑表达式。 另外，电路不是试图实现最少的逻辑门，而是以其与或表达式来绘制电路，分为非与或或三级，方便观察和接线。 具体如图2-5所示。
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